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fpga工程师
1.5-2.2万
北京
朝阳区
1-3年
本科
全职
招2人
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职位描述
Verilog HDL
岗位职责:
1. 根据任务需求,制定FPGA设计方案,规划模块划分以及接口设计;
2. 根据任务需求,负责FPGA算法逻辑设计;
3. 配合硬件工程师以及上位机软件工程师进行系统联调。
任职要求:
1. 自动化、电子信息、计算机等相关专业毕业,本科及以上学历,3年及以上工作经验;
2. 熟悉FPGA架构,熟练使用Verilog HDL语言,能够独立完成FPGA逻辑代码;
3. 熟练使用ISE、Vivado、quartus II、ModelSim、等EDA工具;
4. 掌握常用接口以及常用IP的逻辑设计,包括:SPI、I2C、UART、485、232、FIFO、RAM等;
5. 借助工具能无障碍阅读英文datasheet;
6. 良好的团队意识与合作精神。
以下从优:
1. 熟悉DDR、PCIE、千兆以太网相关开发经验者优先;
2. 从事过高速AD/DA,多通道数据采集等相关开发经验者优先;
3.熟悉SATA2.0/3.0等高速接口。
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工作地点
北京朝阳区电子城IC/PIC创新中心C3座
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