高级设计验证 (DV) 工程师

高级设计验证 (DV) 工程师
工资面议


工作职责：
1、 验证策略与规划：
a) 根据设计规范、微架构文档和系统需求，制定全面的验证计划（测试计划）
b) 定义适用于特定 IP 或 SoC 的验证方法和策略。
c) 识别关键验证场景和特殊情况。

2、 测试环境开发：
a) 从零开始设计、开发和维护稳健、可扩展且可重用的验证测试平台和环境。
b) 创建验证组件，例如驱动程序、监视器、记分板和断言。
c) 将验证 IP (VIP) 和通用验证组件 (UVC) 集成到测试环境中。

3、 测试用例开发和执行：
a) 使用 SystemVerilog、C/C++ 或其他相关语言编写定向和约束随机测试用例。
b) 执行验证计划，包括设计启动、DV 环境启动和回归启用。
c) 执行各种类型的仿真（功能仿真、门级仿真、功耗感知/UPF 仿真）。

4、 调试和根本原因分析：
a) 使用波形查看器和其他调试工具调试测试失败并找出设计缺陷的根本原因。
b) 与设计工程师密切合作解决问题。
c) 跟踪和报告 DV 进度，包括缺陷指标和覆盖率。

5、 覆盖率收敛：
a) 定义并实施功能覆盖率和代码覆盖率指标。
b) 分析覆盖率结果以识别差距并改进测试策略，最终实现覆盖率收敛。

6、 方法论与自动化：
a) 运用现代验证方法论（例如 UVM、OVM、VMM）的知识。
b) 开发并维护用于仿真、回归管理、覆盖率分析和数据处理的自动化脚本（Python、Perl、Tcl、Shell）。

7、 协作与沟通：
a) 与架构师、设计工程师和软件团队在跨职能团队中高效合作。
b) 参与设计评审、代码评审和项目会议。
c) 具备出色的书面和口头沟通能力，能够进行文档编写、报告和协作。

工作要求：
1、 拥有 5 年左右工作经验，拥有电气工程、计算机工程、电子工程或相关领域的学士或硕士学位。

2、 语言：
a) 硬件描述语言 (HDL)：精通 SystemVerilog 至关重要，尤其是在测试平台开发方面。熟悉 Verilog，并可能熟悉 VHDL。
b) 脚本语言：精通至少一种或多种脚本语言，例如 Python、Perl 或 Tcl，用于自动化、测试生成和后处理。
c) 编程语言：具备强大的 C/C++ 编程技能，能够开发测试用例、功能模型（例如 SystemC）以及硬件的软件驱动程序。

3、 验证方法论：
a) 精通通用验证方法论 (UVM)，包括构建 UVM 环境、验证序列和虚拟验证序列。
b) 具备使用 SystemVerilog 断言 (SVA) 或 PSL 进行基于断言的验证 (ABV) 的经验。
c) 了解形式化验证方法。

4、 工具：
a) 仿真工具：具备使用行业标准 EDA 仿真工具（例如 Synopsys VCS、Cadence Incisive/Xcelium、Siemens Questa/ModelSim）的实际经验。
b) 调试工具：熟练使用波形查看器和其他调试工具。

5、 数字设计概念：
a) 扎实理解数字设计原理、计算机架构和 RTL（寄存器传输级）概念。
b) 熟悉常见接口和协议（例如 AMBA (APB/AHB/AXI)、PCIe、USB、DDR、MIPI、SATA、以太网）。

6、 系统：
a) 版本控制系统：熟悉 Git 或其他版本控制系统。
b) 操作系统：熟悉 Linux/Unix 环境。

期望（加分）技能和经验：
1、 熟悉 FPGA 仿真和原型设计平台（例如 Palladium、Veloce）。
2、 了解功耗感知验证 (UPF)。
3、 熟悉低功耗设计验证技术。
4、 熟悉硅后验证和硅片启动。
5、 熟悉可测试性设计 (DFT) 和可制造性设计 (DFM) 原则。
6、 拥有领导或指导初级工程师（担任高级职位）的经验。

基本要求：
1、 具备强大的分析和解决问题能力。
2、 注重细节，并致力于质量。
3、 积极主动，能够独立工作或团队合作。
4、 出色的沟通和人际交往能力。