FPGA开发工程师

岗位职责
1. 基于 Lattice /易灵思 系列 FPGA完成整机 Verilog 逻辑设计，完整实现链路： 两路 CMOS 传感器 → Sub-LVDS 解码 → 图像预处理→ 异步跨时钟域 FIFO 缓存 →USB3.0 高速上传 PC
2. 实现 CMOS 四线 SPI 主机驱动：严格遵循原厂时序、支持 REGHOLD 帧同步批量更新曝光 / 增益 / ROI，双相机独立 SPI 总线同步控制，解决图像撕裂问题；
3. 完成配套 IP 开发：LVDS DDR 数据解串、乒乓异步 FIFO、FIFO 接口、帧同步 / 消隐时序控制；
4. 图像预处理流水线开发：硬件实时黑电平校正、可编程 ROI 开窗裁剪，参数通过 USB3.0 上位机在线下发动态配置；
5. 完成全流程验证：编写 Testbench 仿真（ModelSim）、、Reveal 在线逻辑分析仪板级调试；
6. 硬件联调：配合硬件工程师调试 1.8V SPI、Sub-LVDS 差分时序，解决时序违例、图像花屏、USB 丢包、SPI 通信异常等问题；
7. 配套文档输出：模块设计文档、时序约束文件、IO 约束脚本、寄存器说明、固件版本维护；
8. 配合上位机 / 嵌入式工程师联调 USB 通信协议，提供固件调试接口，支撑样机、小批量量产迭代。
任职要求
1. 精通 Verilog HDL，熟练三段式状态机、异步 FIFO、跨时钟域处理、时序约束设计，能独立完成大型项目模块化分层开发；
2. 必须有 Lattice 系列 、易灵思系列FPGA 实战开发经验，熟练使用开发工具；
3. 有 Sony /安森美 CMOS 开发经验，熟悉 Sensor 四线 SPI 时序、全局快门触发、Sub-LVDS DDR 图像解码；
4. 熟练 CYUSB3014（FX3）GPIF II 接口开发，掌握 Slave FIFO 时序设计、USB3.0 高速图像传输流控；
5. 熟悉机器视觉图像流水线开发：硬件 ROI 裁剪、黑电平校正、像素校正等预处理逻辑；
6. 熟练 ModelSim 仿真，能独立编写完整模块 Testbench，覆盖读写、数据流、异常场景；
7. 看懂硬件原理图，熟悉 1.2V/1.8V/3.3V 多电压 IO Bank 配置、LVCMOS/LVDS 差分 IO 约束。
项目经验加分项
1. 有双相机同步采集FPGA 项目经验，做过多路 Sensor 帧同步、触发同步、SPI 批量同步配置；
2. 工业相机、机器视觉采集卡、视觉检测设备完整项目落地经验；
3. 熟悉 FX3 固件 GPIF Designer 配置，能和嵌入式工程师协同调试 USB 上下行指令通道；