400-885-9898
职位描述
VERILOG/SV/VHDLEDA工具
岗位职责:
1、负责已有产品线的维护工作及功能优化；
2、参与新项目的开发，并完成对应模块的开发任务；
3、配合开发部门完成一些其他工作。
任职要求:
1、本科及以上，一年及以上逻辑开发经验。通信、电子类相关专业，本科学历及以上；
2、掌握verilog/SV/VHDL语言，具有良好的代码编写习惯；
3、熟练使用Modelsim/Vivado/Quartus等EDA工具，能够使用工具对代码编写和仿真以及编译、集成版本及调试；
4、熟悉通用接口电路和接口时序，如I2C、URAT、SPI等，同时了解AXI、APB等标准高低速总线接口和总线协议；
5、具有良好的团队合作精神、沟通协调能力、独立的解决问题能力。
工作地点
武汉江夏区中信科移动通信技术股份有限公司-2号门2号楼3楼
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职位发布者
毕梦莹/人事经理
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