资深数字设计工程师

主要职责
1、RTL设计与实现： 负责芯片关键模块的微架构设计、RTL编码（Verilog/SystemVerilog）和功能验证。
2、逻辑综合与时序优化： 使用先进工具进行逻辑综合、时序分析、面积和功耗优化，确保设计满足频率、面积和功耗目标。
3、形式验证： 执行形式验证（Formality/Conformal）以确保RTL与网表的功能一致性。
4、DFT（可测试性设计）： 与DFT工程师合作，集成扫描链、MBIST、JTAG等可测试性结构。
5、前端到后端的协作： 与后端物理设计团队紧密协作，提供时序约束、解决布局布线后的时序违例等问题。
6、文档编写： 撰写详细的设计文档、验证计划和用户指南。
任职要求
1、硕士及以上学历，微电子、电子工程、计算机科学等相关专业。
2、3年以上数字IC前端设计或验证经验。
3、精通Verilog或SystemVerilog语言，具备复杂模块的RTL设计能力。
4、熟悉数字IC设计全流程，包括逻辑综合、静态时序分析、形式验证等。
5、熟练使用主流的EDA工具，如 VCS, Verdi, Design Compiler, PrimeTime, Formality 等。
6、了解PMBUS总线协议及其他常用接口。
7、具备良好的团队合作精神、沟通能力和解决问题的能力。
优先考虑：
1、有成功流片经验者优先。
2、具备UVM验证方法学经验，能够搭建测试平台和编写测试用例。