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FPGA 逻辑设计⼯程师

1.5-3万
  • 深圳龙岗区
  • 3-5年
  • 本科
  • 全职
  • 招1人
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职位描述

Verilog HDLFPGA电子/半导体/集成电路仪器仪表制造
⼯作内容
1. 参与⾼速数据采集设备的固件开发以及相关硬件验证⼯作；
2. 进⾏ FPGA 功能模块规划，RTL 级代码的设计综合、功能仿真、时序分析及优化、资源消耗与功耗分析等⼯作；
3. 配合进⾏⾼速数据采集设备的电⼦系统整体联调测试；
4. 负责相关功能模块的设计⽂档和测试⽂档的编写。
岗位职责：
1. 逻辑⼦模块/⼦系统开发：包括按时按质输出功能规格⽂档（FS）、设计规格⽂档（DS）和详细设计⽅案⽂档；制定详细的开发计划；编码；协助验证⼈员完成验证相关⽂档的评审和质量流程活动。
2. 基于项⽬组的 Verilog 编码规范：开发逻辑模块和完成 lint 检查，及时进⾏问题单的定位和关闭，做好质量记录。
3. 综合时序报告分析和时序优化：完成⼦模块/⼦系统的综合时序报告分析和时序优化。
4. 协助验证⼯程师进⾏应⽤场景的调试、问题复现和波形 debug。
任职要求：
1. 微电⼦、电⼦⼯程、通信等相关专业本科及以上学历；
2. 精通 Verilog 语⾔，本科及以上学历，有⾄少 2 年以上 Altera/Xilinx 系列 FPGA 开发经验或者 ASIC 开发经验；
3. 熟悉 FPGA/ASIC 的综合实现和时序分析；
4. 熟悉 SPI、IIC、UART 等常⽤接⼝及总线协议；
5. 熟悉 PCIE、GE、10GE、DDR4、LVDS、Serdes、AXI 等⾼速接⼝协议；
6. 有⼤型 FPGA 阵列开发经验优先；
7. 熟悉逻辑验证流程，熟练使⽤ VCS、Verdi 等 EDA 仿真验证⼯具，熟悉 system Verilog语法，熟悉 UVM 验证平台优先；
8. 熟悉 makefile、TCL/Perl/Python 脚本语⾔；
9. 最好有⼀定的验证环境开发经验；
10. 具有良好的英⽂阅读能⼒；
11. 具有较强的问题解决能⼒，思路清晰，爱钻研，爱总结，具有较强的抗压能⼒及团队沟通能⼒。
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工作地点

广东省深圳市龙岗区南湾街道上李朗社区平吉大道66号康利城1号楼902A（10号线上李朗站A出口）
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