岗位职责:
1.主导 SoC 关键子模块 / 子系统(如 CPU/MCU 核接口、AMBA 总线矩阵)的架构设计与逻辑实现;
2.负责需求分析、架构拆解,编写详细设计文档(Spec)、接口协议文档,主导设计评审;
3.独立完成高质量 Verilog RTL 编码,编写模块级测试用例,配合验证工程师完成功能验证与 Bug 修复;
4.主导模块级 / 子系统级综合、时序分析(STA),制定时序约束(SDC),解决复杂时序违规(如跨时钟域 CDC、长路径延迟);
5.负责低功耗设计方案落地(UPF 约束编写、电源域规划、隔离 / 电平转换单元插入、门控时钟设计);
6.参与芯片流片前全流程签核(DRC/ERC/LVS),确保设计交付物合规,支撑流片成功。
任职资格:
1.微电子学专业,本科以上学历;
2.5年以上ASIC芯片设计经验,有参与过两款以上芯片成功流片经验;
3.熟悉主流EDA工具,如DC、PT、SPYGLASS、VC_STATIC等
4.熟悉Linux操作系统,熟悉TCL、Perl或Python编程;
5.具有团队合作精神,有责任感,积极主动,沟通能力强。