Layout工程师

岗位职责​
1. 负责开关，LNA以及控制器芯片的版图全流程设计，包括布局规划、布线实现、寄生参数提取与优化，确保版图符合电路设计规格与工艺要求；​
2. 精通 CMOS 与 SOI 工艺版图设计规则（DRC/LVS），主导版图物理验证，解决布局布线中的寄生耦合、信号完整性等问题，保障芯片性能达标；​
3. 协同射频电路设计工程师，优化版图布局以降低寄生效应，配合完成前仿真与后仿真的数据迭代，主动同步设计进度与技术难点，高效推进跨岗位协作，提升芯片射频性能（如插入损耗、隔离度、线性度等）；​
4. 负责芯片 ESD 防护版图设计、电源网络规划、接地系统优化，保障芯片可靠性与稳定性，满足量产良率要求；​
5. 参与封装版图设计与协同，开展封装寄生仿真，与封装工程师、测试工程师紧密配合，优化芯片与封装的接口匹配，提升模组整体性能；​
6. 撰写版图设计文档、验证报告、工艺规则适配说明，建立完善的版图设计规范与技术档案，配合团队完成技术沉淀与知识共享，助力团队整体设计效率提升。​
任职要求​
核心要求​
1. 本科及以上学历，微电子、集成电路设计、电子工程等相关专业，3 年以上射频前端芯片 Layout 设计经验；​
2. 精通 CMOS 与 SOI 工艺版图设计，深入理解两种工艺的器件结构、设计规则及寄生特性，具备完整的射频芯片版图设计与量产经验；​
3. 熟练使用 Cadence Virtuoso、Calibre（DRC/LVS/ERC）、Assura 等主流 EDA 工具，具备扎实的版图物理验证与寄生参数提取能力；​
4. 熟悉射频前端芯片版图设计要点，包括阻抗匹配、电磁兼容（EMC）、热分布优化、信号屏蔽等关键技术；​
5. 具备优秀的团队协作与跨部门沟通能力，能主动对接电路设计工程师、代工厂（Foundry）、封装厂、测试团队，清晰表达技术观点，高效解决版图设计与量产中的协同问题；​
6. 具备基础的英文读写能力，能够阅读英文工艺手册与技术文档；​
7. 工作积极主动、责任心强，善于倾听团队意见，能在项目协作中快速响应需求，推动问题闭环。​
加分项​
1. 有 5G 射频前端芯片（开关、LNA、PA 模组）Layout 设计经验者；​
2. 熟悉主流 SOI 工艺（如 GF、TSMC、GlobalFoundries）或 CMOS 先进工艺（28nm 及以下）版图设计规则者；​
3. 具备射频芯片版图电磁仿真（如 HFSS、CST）经验，能够独立完成关键区域电磁干扰分析与优化者；​
4. 有射频前端芯片量产良率提升、版图优化相关项目经验者；​
5. 拥有射频芯片相关专利或技术成果者。​
岗位福利​
1. 极具竞争力的薪酬体系：基础工资 + 绩效奖金 + 项目奖金 + 股票期权，年薪20-42万（根据经验与能力浮动）；​
2. 完善的福利保障：五险一金 +带薪年假；​
3. 优质的职业发展：技术专家 / 管理双通道晋升、核心项目主导权、行业顶尖导师带教、定期工艺技术与 EDA 工具培训；​
4. 人性化工作环境：弹性工作制度、开放创新的团队氛围、定期团建活动、节日福利与生日关怀；​
5. 其他支持：完善的研发设备与实验室资源、与全球行业领先企业的技术合作机会、工艺代工厂深度技术对接资源。