我们是一家完成千万级新一轮融资的高端质谱仪(百万级科学仪器)科技公司。
我们将提供极其完整的历史文档,由你主导,采用全新的 ZYNQ SoC 架构,将现有的“主控板+多块副板”进行大一统重构。彻底消灭分布式架构带来的时钟同步异常,并用极高频的高速ADC采样解决质谱仪的“脉冲计数死时间”物理极限。
在这里,你不仅是硬件研发,你更是整台精密仪器的“数字系统总设计师”。
【你的核心任务】
- 系统架构设计: 评估旧有主/副板(涉及高速采集、温控、流控、电压下发等多路控制),规划基于 ZYNQ-7000 / UltraScale+ 的全栈单板硬件架构,解决纳秒级的时间同步痛点。
- 硬件原理图与器件选型: 独立完成主板核心部分(ZYNQ、高速ADC/DAC、DDR、电源树)的原理图设计,并指导初级工程师完成外围低速电路的原理图整合。
- 主导 Layout 外包协同: 制定严格的高速信号完整性(SI/PI)与阻抗约束规则,对接外部专业 Layout 团队完成10-12层板的走线,并负责最终的评审回板。
- FPGA与SoC逻辑重构: 剥离冗余的老旧Verilog代码;在FPGA(PL端)实现高速ADC数据采集与跨时钟域处理(CDC);在ARM(PS端)整合低速IO控制与通信,打通软硬协同架构。
【我们需要你具备】
- 经验底盘: 3-5年以上高速数字硬件/FPGA开发经验,电子、通信、自动化等相关专业本科及以上学历。
- 硬件功底(必须): 熟练使用 Cadence (OrCAD/Allegro) 或 Altium Designer 设计原理图;深刻理解高速信号链硬件设计(玩过 JESD204B 或 LVDS 等高速接口,懂眼图和阻抗匹配)。
- 逻辑功底(必须): 熟练使用 Xilinx Vivado,能独立编写 Verilog 进行高速数据流采集、FIFO跨时钟域处理及 AXI 总线挂载。
- 系统视野: 了解 ZYNQ SoC 的软硬协同开发流程;有良好的文档阅读与逆向重构能力,面对旧代码能做到“取其精华,重构骨架”。
【加分项(非硬性,但极其欢迎)】
- 接触过雷达信号处理、工业高速相机、高端医疗器械(如超声)的高速硬件架构。
- 了解微弱脉冲信号识别、DDC(数字下变频)或过采样技术。