400-885-9898
职位描述
RTL
1、RTL代码设计与实现
根据芯片模块规格要求，使用Verilog/SystemVerilog进行高质量的RTL代码编写；完成数字电路模块的详细设计，确保代码的可综合性和可维护性
2、模块级设计与优化
参与芯片模块级微架构设计，撰写设计文档；对设计模块进行性能、功耗、面积（PPA）分析与优化
3、代码质量检查
完成RTL代码的Lint、CDC（跨时钟域）检查；配合进行代码静态分析，修正设计中的问题
4、验证协作
与验证团队协作，支持模块级功能验证；根据验证反馈调试测试用例，修改设计错误
5、综合与时序分析
配合完成逻辑综合（Synthesis）工作；协助进行静态时序分析（STA），解决时序问题
6、文档输出
编写模块设计文档、接口说明文档；按项目进度及时提交设计成果和验证报告
根据芯片模块规格要求，使用Verilog/SystemVerilog进行高质量的RTL代码编写；完成数字电路模块的详细设计，确保代码的可综合性和可维护性
2、模块级设计与优化
参与芯片模块级微架构设计，撰写设计文档；对设计模块进行性能、功耗、面积（PPA）分析与优化
3、代码质量检查
完成RTL代码的Lint、CDC（跨时钟域）检查；配合进行代码静态分析，修正设计中的问题
4、验证协作
与验证团队协作，支持模块级功能验证；根据验证反馈调试测试用例，修改设计错误
5、综合与时序分析
配合完成逻辑综合（Synthesis）工作；协助进行静态时序分析（STA），解决时序问题
6、文档输出
编写模块设计文档、接口说明文档；按项目进度及时提交设计成果和验证报告
基本要求：
工作经验：3-8年数字IC设计相关工作经验
学历要求：不限（本科及以上优先）
专业技能：
1、RTL设计能力（必须）
精通Verilog/SystemVerilog硬件描述语言；熟悉数字IC设计流程和ASIC设计方法学；具备独立完成复杂数字电路模块RTL设计的能力
2、工具使用
熟悉常用仿真工具（VCS/Verdi/ModelSim等）；了解综合工具（Design Compiler）和时序分析工具（PrimeTime）
3、脚本能力（加分项）
具备Python/Perl/Tcl/Shell等脚本语言能力，能提升工作效率
4、协议与接口（优先）
熟悉常见总线协议（AXI/APB/AHB）者优先；有I2C/SPI/UART等接口模块设计经验者优先
5、项目经验：
有SoC芯片或复杂数字模块设计经验者优先
有完整芯片设计流程经验（从RTL到流片）者优先
有项目制/外包工作经验者优先
工作经验：3-8年数字IC设计相关工作经验
学历要求：不限（本科及以上优先）
专业技能：
1、RTL设计能力（必须）
精通Verilog/SystemVerilog硬件描述语言；熟悉数字IC设计流程和ASIC设计方法学；具备独立完成复杂数字电路模块RTL设计的能力
2、工具使用
熟悉常用仿真工具（VCS/Verdi/ModelSim等）；了解综合工具（Design Compiler）和时序分析工具（PrimeTime）
3、脚本能力（加分项）
具备Python/Perl/Tcl/Shell等脚本语言能力，能提升工作效率
4、协议与接口（优先）
熟悉常见总线协议（AXI/APB/AHB）者优先；有I2C/SPI/UART等接口模块设计经验者优先
5、项目经验：
有SoC芯片或复杂数字模块设计经验者优先
有完整芯片设计流程经验（从RTL到流片）者优先
有项目制/外包工作经验者优先
工作地点
北京海淀区数码科技广场
认证资质
营业执照信息
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