1.负责DDR数字方向的架构设计,包括数据流分析和应用场景下的性能、时序、面积、功耗优化;
2.负责DDR数字子系统的性能设计和架构优化;
3.负责DDR子系统数字部分交付;
4.负责DDR的端到端设计,包括Spec和方案制定、模块RTL编码、时钟复位设计、低功耗设计等。
任职条件:
1.本科及以上学历,硕士研究生优先,3年以上工作经验;
2.电子、通信、计算机、半导体物理等相关专业,精通Verilog语言,有系统性能调优经验优先;
3.有DDR方向数字开发经验,带头人或核心骨干角色,1款以上芯片流片经验;有完整DDR Controller+PHY开发经验者优先 ;
4.具有良好的沟通表达能力和团队合作精神。