高速共封设计工程师（CPO方向）-base北京上海西安

一、高速共封设计工程师（CPO方向）
岗位职责：
1. 先进封装电学互连设计（CPO/OIO）
 负责协同封装（Co-Packaged Optics, CPO）或光I/O（Optical I/O）模块中的高密度互连设计，包括转接板（Interposer）、RDL（再布线层）、微凸点（Microbump）、通孔（TMV/TSV）、嵌入式走线等结构的布局与电气性能优化。
 开展电源分配网络（PDN）与高速信号链路（≥112 Gbps/lane）的建模、仿真与优化，确保电源完整性（PI）与信号完整性（SI）满足系统要求。
2. 电-热-力多物理场协同仿真
 建立封装级电-热耦合模型，进行稳态/瞬态热仿真，评估电流密度、焦耳热、热阻及温升对器件可靠性的影响。
 结合电迁移（EM）、热机械应力（Thermo-mechanical
stress）分析，优化互连结构与材料选型，提升长期可靠性。
3. 先进封装工艺协同开发
 参与
CPO/OIO 封装中 RDL 工艺、晶圆级封装（WLP）、2.5D/3D集成、异构集成等流程定义，与晶圆厂/封装厂协作制定设计规则（DRC）与可制造性规范。
 支持高精度对准、键合（如铜-铜混合键合、微凸点回流）等关键工艺的电学性能验证与失效分析。
4. 样片测试与问题闭环
 主导配合完成封装样片的电学测试（如 TDR/TDT、S 参数、眼图、IR drop 测量），对比仿真与实测结果，定位 PI/SI 或热相关问题。
 针对电迁移、过热、串扰、地弹等问题开展根因分析（RCA），提出设计或工艺改进建议。
5. 跨团队协同
 与硅光设计、光学封装、ASIC 设计、系统架构、测试及供应链团队紧密协作，推动光电共封产品的端到端实现。
任职要求：
1. 学历背景：
微电子、电子封装、集成电路、电气工程、材料科学等相关专业硕士及以上学历。
2. 技术能力：
精通封装级 PI/SI 仿真工具（如 Ansys SIwave / HFSS、Cadence Sigrity、Keysight ADS），具备 RDL、Bump Map、Interposer 等结构的建模与仿真经验。
具备热仿真与热管理设计能力，熟悉 COMSOL / Ansys Icepak / Flotherm 等工具，能够分析封装内部热分布、温漂影响及散热方案。
熟悉结构应力与可靠性仿真，掌握 Ansys Mechanical / Abaqus 等工具，对封装材料应力、变形、固化应力、热循环可靠性等有分析经验。
理解先进封装技术（CPO、光电协同封装、3D 集成、精密对准/键合等），有实际项目经验者优先。
对高速 SerDes、光电接口电路（如 TIA、Driver）、硅光调制器/探测器驱动有基础认知更佳。
3. 经验要求：
有先进封装（尤其 HPC、AI Chiplet、CPO 相关）项目经验，参与过 RDL 或 Interposer 电学设计者优先。
熟悉可靠性标准、寿命模型及热循环失效机制者优先。
4. 软技能：
具备优秀的跨领域沟通能力，能在光电、芯片、封装、系统多团队间高效协作。
具备自驱力与系统思维，能从产品需求出发推动封装设计方案落地。
加分项：
 有CPO / OIO / AI Accelerator 光电共封项目实际经验
 熟悉RDL 工艺 PDK 使用或与 Foundry 合作经验